CPU的生产过程_2
（3）应变硅技术
晶体管的结构也将有所改变。不过不是在数量上，通道的长度将从60nm下降到50nm，而其他东西则保持不变。实际上其他的东西都是由通道长度决定的，不论是晶体管的速度还是大小。为了保证有利因素发挥同时减小负面因素，Intel会在应变硅(Strained silicon)以及新型的铜和含碳二氧化硅互连的低温介电体上使用开始使用90纳米技术。这个氧化物薄层非常的薄，仅有1.2纳米厚，完全符合上面提到的厚度为通道长度的1/45，却超过了Intel自己宣称的2.3纳米的极限值。
应变硅的使用目的和二氧化硅层相反，它是作为电子的屏蔽出现的，在其下的通道则是电子由发射端到接受端的路径，电流越高，电子运动就越容易，速度也越快。通道一般是用硅制成的，不过在使用应变硅之后，就需要将原子拉长，那么电子在通过稀疏的原子格时遇到的阻抗就大大下降。Intel宣称只需将硅原子拉长1%，就可以提高10-20%的电流速度，而成本只增加了2%。
（4）Terahertz晶体管与High K & DST
在未来Intel会怎样继续发展下去呢？首先，他们一定会榨干硅晶体管的最后一分“油水”，将其称作Terahertz晶体管(Terahertz就是1THz，也就是1000GHz)。目前Intel已经做出了15纳米晶体管的样品，很显然这种晶体管将带来巨大的功耗、发热量和电流泄漏，如果没有什么技术改进就毫无实用价值。
做出Terahertz晶体管首先需要使用不同的原料，因为他们决定了晶体管的基本特性。二氧化硅作为门和通道之间的绝缘层已经不适合，而需要用到Intel称为高K门电介质(High K gate Dielectric)的材料，Intel宣布已经完成了对High-K金属门电路晶体管技术的研发。这种材料对电子泄漏的阻隔效果是二氧化硅的10000倍。这项技术也通常被简写为“High K”技术，我们有必要做简单了解。High K的全称应该是High K金属门电路晶体管技术，它是由Intel负责研发的下一代CMOS晶体管的门电路部分。它采用高介电常数的材料，以达到更高的单个晶体管容量。容量大则意味着转换周期短，这意味着晶体管速度将更快，同时功耗比传统的CMOS晶体管降低很多，Intel说的100倍不会是夸张，在现有工艺水平前提下功率可能只会有20-80倍的降低，但是在45nm技术运用后，100倍以上决对有可能！这意味着采用High-K材料晶体管的处理器，在发热量方面将有很大优势。
第二个关键是称为耗尽型衬底晶体管(depleted substrate transistor，DST)的技术，实际上就是SOI技术的变形。Intel一直对SOI技术抱着怀疑的态度，如果没有什么重要的理由他们是不会使用这项技术的。Intel认为使用完全耗尽的通道没有任何好处，这个通道会变得非常的小，大约10纳米左右，这是很难制造的，同时也因为发射端和接受端的距离减小急剧提高了外接晶体管的阻抗。
因此DST技术就被推出了，相比SOI技术其做了一些改动来消除它的主要缺点，通道非常的短，同时也做了完全贫化处理。在一定的控制下驱动电流可以立即在门(晶体管门)通过，并不会电离在绝缘层下通道的任何部分。另外，这样也可以表现出虚拟通道增长的效果，从而体现出浮点晶体管的特性。
不过这只相当于在一个通常的SOI晶体管上使用了完全耗尽通道，主要的问题仍然是外接晶体管陡然增加的阻抗上。所以，Intel不会让通道的长度影响到DST晶体管上的漏极和接受端的长度。Intel通过降低关状态电压有效的将产品工作电压降到了1.0V以下，并表示可以在2010年达到0.6V。
上面技术的两项技术，（High k）高k门电介质和（DST）耗尽型衬底晶体管就是为了适应Intel的Terahertz晶体管而开发的，Intel宣称其可以做出32纳米的晶体管(15nm的通道长度)，0.75V电压和1THz运行频率。
（5）来自AMD的努力
AMD也在HiP8中使用SOI技术，而不像Intel那样只准备用在1000Ghz的晶体管上。从理论上来讲，这样做同时也会伴随着晶体管外部阻抗上升到一个目前无法接受的程度。不过AMD已经做好的准备，我们很快就讲见到更快频率的晶体管。从以往的经验我们可以知道，新的晶体管将使得性能增加20%，同时还将降低泄漏电流和门极宽度。
AMD也在计划着未来，他们计划用高K值的金属硅酸盐(metal-silicate)绝缘材料取代目前的二氧化硅，这样将使得泄漏电流下降100倍，而不像Intel说的可以达到10000倍。
同时，AMD还计划使用SiGe(锗化硅)来取代纯粹的硅作为驱动电流的通道，和Intel在90纳米制程上采用的应变硅有些类似。不过下面这个物理现象将不能忽视：硅晶格会根据下面的元素的晶格调整自己(在这里就是锗了)，并将延展一些。根据IBM的说法，这样潜在的阻抗将会比普通的硅下降70%，而晶体管性能将提高35%。
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4、晶体管的革命，Intel VS AMD
传统的晶体管架构已经在微电子学使用了将近40年：经典的晶体管包括1个可以控制的电极和在它下面的电流顺序通过的另外两个电极。就这样，晶体管架构呈现出一种二维的状态。
普通晶体管结构和普通晶体管显微结构：
（1）Intel的三门晶体管
Intel在90年代末提出了新一代晶体管架构——三门晶体管。因为集成了众多的晶体管，同时还有着多重的门和通道，因此在微电子学领域，CPU被定义为一种三维架构。三门晶体管就是在单个晶体管内集成三个通道。
三门晶体管就是在单个晶体管内集成三个通道。从微观上看，三门晶体管的门(gate)和发射器(emitter)和收集器被设置在了普通晶圆的表面，并且他们之间相互交叉。这样就构成了一种有趣的结构：门电子束的截面是一个矩形，顶端和两侧都是门电极，这样一来，三门晶体管就像是反转的传统晶体管树立在了晶圆上。
传统的晶体管架构呈现是一种二维的状态，包括1个可以控制的电极和在它下面的电流顺序通过的另外两个电极。普通晶体管只在顶端有一个门电极，也就需要更多的时间在通道上切换充电状态以改变晶体管的开光状态，同时也需要更高的电压。
而通过三门晶体管技术，理论上只需要有几束相同的电波，我们就够通过使用极限的电压打开晶体管，几乎同时门会被出现在所有电波上的电流所阻断。所以通过晶体管的总共电流等于每个交叉点的电流的和。假设我们有6个输出，其中三个发射器，三个接收器，那我们可以得到与普通晶体管相同的电流，但相同情况下所需要输入的电压量却要低3倍。或者相同的电压可以驱动3倍于以前的电流，总体效率将提高20%，这便是三门晶体管的魅力所在。而且三门晶体管的高效性降低了对通道长度的要求，可以大大降低对生产技术的要求。不过这项技术目前还停留在实验室阶段，还没有在Prescott上应用，有望在2010年前开始实际应用。
当然，制造这样小的晶体管当然需要更为先进的蚀刻技术来支持。目前Intel仍在使用旧的248纳米设备来制造90纳米的芯片，当然有些关键部位是由193纳米设备完成的(大约占20％)。在完成了向193纳米设备的过渡之后，Intel就可以轻松一下了。这些设备可以一直用到65纳米晶体管芯片的生产。
在此之后，EUV(Extreme Ultraviolet，极端远紫外光)光刻技术将开始发挥。EUV与传统的紫外线蚀刻技术是一样的，都是将激光通过掩膜，把掩膜上的电路图转移动晶圆之上，不过EUV设备使用的是134埃波长的激光，采用部分波长极短的电磁频谱，因此能实现更小的蚀刻尺寸。Intel已在2005年开始使用EUV技术，同时开始45纳米制程的芯片生产了。
（2）AMD的双门晶体管
AMD也在考虑多门晶体管，特别是双门的，这也和Intel喜爱的三门晶体管不同，没有上方的控制电极。AMD的这种鳍式场效晶体管(Fin Field-Effect Transistor，FINFET)也就比Intel的更高一些，同时发送/接受电子束也要窄一些。该晶体管的宽度大约为门极宽度的1/3，这在光刻技术可以引起一些问题，同时也是少数的“小”而不“好”的情况之一。不过不管怎样，FINFET和其他的三维晶体管一样，相对于传统的晶体管都有很多的优势，特别是它缩小了通道长度。总的说来，AMD在手上有足够的筹码来回应Intel的1000GHz晶体管和三维晶体管。目前AMD已离开摩托罗拉，转而和IBM加强合作，HiP8成为AMD和摩托罗拉合作的最后一项技术。
（3）新型封装，势在必行
有了如此先进的制造技术，自然需要坚实的基础。好马配好鞍，面对日新月异的生产工艺，新型封装势在必行。BBUL（Bumpless Build-Up Layer，无凸块增层）封装技术早在2001年10月份就对外披露，当时Intel宣称这项技术为“未来微处理器设计”，准备在5到6年之内投入使用。它将会成为未来65nm、45nm时代最流行的封装技术。据称，这项封装技术可以让CPU在未来6年的发展道路上高枕无忧，因为它能使CPU内集成的晶体管数量达到10亿个，并且在高达20GHz的主频下运行。
传统的FC-PGA工艺是：CPU核心与基板彼此分开制造，封装时将CPU核心放在基板中央的预定位置上，并通过微细锡球（tiny solder balls）将它们焊接在一起，CPU核心自然就位于封装的最上方。
BBUL如上图。它通过取消这种中间的微细锡球，将裸晶(Die)直接放入封装基质中，从而把组成一个处理器（诸如Pentium 4）的6～7个金属层减少大约3层，使处理器的厚度达到只有1mm。Intel声称，利用这项新技术，基本上可以把一个封装包看作是围绕着硅核“生长”起来的，避免了损害芯片效率的焊接过程以及影响硅核性能的溶化步骤。由于数据的必经之路缩短了，新的封装技术会帮助提高芯片的整体运算速度和性能。BBUL封装的结构中，CPU内核看起来就被深埋在内部，这样就避免了繁杂的焊接过程以及影响硅核性能的熔化步骤，让CPU核心可以更直接、更贴合地与基板连接。
BBUL封装的关键在于芯片直接放入封装中，这样处理器的高度被大大降低，封装也轻了不少，对于移动设备也更加适用。BBUL增强了在单一封装中设计多个硅元件的能力。与目前FC-PGA的一体化封装方式不同，BBUL技术可以将两个CPU核分别封装，这样可以避免在生产时即使只有一个核出现问题就要扔掉整个处理器的窘境，对于更多核心的处理器来讲，节约的成本将是可观的。尽管在未来4～5年内BBUL技术才有可能真正实用化，但其为处理器设计和制造所带来的影响将极其深远。
还有值得重视的一个优点：由于省去了焊接的Bump（电极），使硅核和封装基层一次生成，在降低能耗的同时提高了处理器的稳定性。初步估计，BBUL将比目前的封装方式降低25%的能耗，进而可减少高频产生的热量。
//5、存储器编译器的升级
根据Emerging Memory Technologies公司的稿件，在器件从90nm工艺节点向更高密度工艺发展的道路上，同时支持1T和6T存储器的新一代存储器编译器与测试和可制造性工具及高质量存储器的紧密链接，可使架构师充分地利用数十亿的晶体管规模，从而续写摩尔定律。
Gordon Moore在1965年就曾预言集成电路规模每年将翻一倍，他还预言1975年会出现内含65,000个元件的单芯片器件。现在，移动设备存储卡所用的每个芯片包含的晶体管数量已接近100亿个。虽然对用户来说运算功耗成本一直在按摩尔定律下降，但制造商的成本却是相反的趋势。设计世界一流的系统级芯片(SoC)器件的实际成本在每次工艺升级时都会翻倍上涨。新器件复杂性的提高是成本上升的主要原因。
对SoC架构师来说，复杂性和成本并不是唯一需要考虑的因素。功耗在不断发展的半导体工业中又成为重要问题，你愿意拥有高性能的手提电脑而只能运行于“电池模式”，或是手持先进的掌上设备，却时时发愁剩余的电量。因此电池寿命和功耗逐渐成为主要的设计焦点，并迅速替代速度成为人们追求的另一目标。
同时随着集成电路设计变得越来越复杂，成本也在不断提高。一个采用先进的90nm技术设计的2,000万门SoC成本大约为2,500万美元，需要140位硬件设计师和170位软件设计师。即使有了这些大型团队，设计周期也是相同的，或比前几代有所减少。上市时间将成为市场表现的主要差异，将直接关系到产品的利润空间。
新一代存储器编译器将会解决这些问题。SoC架构师在定义目标集成电路时，需要评估和比较许多潜在配置。可以用优秀的现成EDA工具定义不同抽象层次的逻辑。为了正确评估包括存储器在内的整个系统性能，架构师需要知道不同配置下的存储器行为内容。这一问题的解决方案对1T高密度存储器和传统的6T SRAM存储器来说都是一样的，即用存储器编译器为上千种不同的存储器配置提供精确的面积、性能、时序和功耗评估。
新一代存储器编译器增加了以往只用于定制存储器配置的功能。基于激光-熔丝的修复、内部误码检测和纠正(ECC)、同时支持1T和6T存储器阵列等就是存储器编译器带来的一些功能例子。随着SoC设计复杂度的提高，这些集成电路的价值也在与日俱增。达到最佳的良品率优化变得越来越重要。为了获得良品率分析所需的测试信息，必须配置BIST控制器，并使之与存储器编译器一起工作。必须将面向完全存储器阵列可视性的修复策略、列扰码或ECC直通模式等细节从存储器编译器传达给BIST编译器，从而使存储器模块能在最终SoC设计中得到有效完整的测试。
//6、小结
让我们简单回顾一下：提高晶圆尺寸和提高蚀刻精度可以让CPU容纳更多的晶体管，同时也维护着摩尔定律。但在0.18mm工艺后，由于漏电等其他原因引起的功耗、发热等因素，让单纯提高这两项工艺没有实际价值。
紧接着，一次次的技术革新开始了，各大公司开始研究新技术、新材料，提出新的解决方案。SOI技术将在90纳米以及更细微的制造技术上发挥作用，来缓解泄漏、提高晶体管性能。芯片互连层将由Low K材料完成，门和通道之间的绝缘层将由High K材料完成，它们能有效提高电气性能。新的元素（如诸元素）将会使晶体管的性能进一步提高。为了承载未来的CPU，新的封装技术也蓄势待发。未来还将改革晶体管结构。
以上就是当今CPU的生产工艺概述及展望，这些激动人心的技术是芯片产业在摩尔定律的引导下不断创造、发明的；同时它们也支撑着摩尔定律奇迹般地跨越了一个又一个障碍，形成相辅相成的关系。
但由于CPU架构障碍，处理器成倍增加的晶体管数量并不能转化为成倍增长的性能。从现在的情况开来，摩尔定律将会在某一天失去作用，已经有人认识到了这一点，并开始谈论如何对处理器架构进行彻底的改进，这是一件令人高兴的事。CPU性能的增长也不能永远依赖增加晶体管数量，其架构设计也是当今芯片产业的一个热门话题。下面，我们将关注重点转移到这里，让理性的分析再度引导我们走进各种CPU架构。
